Introduzione: Cenni sulla teoria dei controlli, 1

1. Teoria dei PLL analogici, 20
Sezione 1: Teoria dei PLL analogici.
1. Introduzione
2. Principio di funzionamento
3. Campi d'applicazione
4. Cenni sulla modulazione esponenziale
5. Modello matematico nel dominio del tempo
6. Considerazioni sul comparatore di fase
7. Modello in banda base
8. Modello linearizzato nel dominio di Laplace
9. Ordine dell'anello e variabili normalizzate
10. Larghezza di banda
11. Modello matematico del processo di acquisizione
12. Analisi non Lineare
13. Limiti statici e dinamici
14. Errori in regime permanente
15. Risposta in transitorio
16. Stabilita'
17. Analisi semplificata del rumore in un PLL
18. Tecniche d'aggancio
Sezione 2: PLL con elementi digitali.
19. PLL misto analogico/digitale
20. Analisi del PLL per modello lineare
21. Modello matematico del processo di pull-in
22. Considerazioni progettuali sui PLL
23. Teoria della sintesi di frequenza
Sezione 3: Misure.
24. Misure
25. Misura alternativa della banda del PLL
Sezione 4: Elementi dell'anello.
26. Comparatori di fase digitali
27. Metastabilita'
28. FDT dei filtri d'anello piu' usati
29. Voltage Controlled Oscillator (VCO)

2. Teoria dei PLL digitali, 101
1. Cenni storici
2. Classificazione
3. Cenni sulla teoria dei sistemi tempo-discreti
4. Dal MAP phase estimator al PLL digitale
5. Analisi lineare del PLL digitale in banda base
6. Analogie con i PLL analogici
7. Transitorio dell'errore di fase
8. Criterio di stabilita'
9. Analisi dell'errore a regime
10. Analisi in presenza del rumore
11. Architettura di un PLL digitale
12. Comparatori di fase
13. Filtri d'anello
14. Digital Controlled Oscillator
15. Esempi di PLL digitali
16. Considerazioni progettuali

3. Circuiti DPLL, 141
1. Cenni introduttivi sul jitter
Sezione 1: DLL.
2. Architettura di un DLL
3. Misura di tempo (time to digital conversion)
4. Clock de-skew
5. DLL a doppio anello
6. Estensione della banda d'aggancio di un PLL
Sezione 2: Clock Data Recovery.
7. Comparatori di fase per CDR
8. PLL per CDR basati su PD di tipo bang-bang
9. Clock Data Recovery con PLL digitale
Sezione 3: Aggancio in frequenza con doppio anello.
10. Architettura basata su Programmable Delay Unit
Caso di studio: DPLL per HDLC controller
Caso di studio: DPLL per Switch Hitless

4. Analisi del jitter, 181
Sezione 1: Teoria.
1. Origini del timing jitter
2. Effetti del timing jitter
3. Rigenerazione dei dati in presenza di jitter
4. Origini del justification jitter
5. Origini del jitter da tempo d'attesa
6. Origini del mapping jitter
7. SDH pointer e justification jitter
8. Accumulo del jitter in una linea numerica
9. FDT di una linea e del singolo rigeneratore
10. Riduzione del jitter mediante dejitterazione
11. Caratterizzazione del jitter e del wander
Sezione 2: Specifiche, Misure e Strumentazione.
12. Jitter generato in uscita e misura
13. Jitter e wander accettato e misura
14. Funzione di trasferimento del jitter e misura
15. Fattori correttivi per la misura del jitter
16. Tecniche digitali per la misura del jitter

5. DPLL per accettazione del jitter, 217
1. Versione frazionaria - descrizione funzionale
2. Sintesi logica
3. Allarme di DPLL
4. Conclusioni
5. Versione non frazionaria - descrizione funzionale

6. Riduzione del jitter di bassa frequenza mediante PLL digitale, 227
1. Introduzione
2. Evoluzione tecnica
3. PLL con filtro di anello di tipo sequenziale
4. Random Walk Filter
5. Variable-Reset Random Walk Filter
6. Filtro sequenziale N-before-M
7. PLL a doppio anello
8. PLL con filtro tempovariante
9. PLL a doppio anello con filtro tempovariante
Approfondimenti: PLL a doppio anello con filtro tempovariante
Approfondimenti: PLL con Variable-Reset Random Walk Filter

7. DPLL con clock jitter free, 265
1. Introduzione
2. La funzione SETS
3. Specifiche del PLL
4. Descrizione generale del PLL
5. Funzione di trasferimento del PLL
6. Approssimazione lineare
7. Filtro analogico
8. Conclusioni
9. Possibili Evoluzioni

8. Cenni di VHDL, 297
1. Generalita'
2. Livelli di astrazione
3. Strumenti di Debug
4. Oggetti di un file VHDL
5. Data Object
6. Tipi dei dati
7. Operatori
8. Architettura sintetizzabile
9. Generics e generate
10. Pragma o commenti
11. Sottoprogrammi
12. Testbench

9. Esempi di progetto, 315
Sezione 1: PLL per la gestione di una memoria elastica, 316
Sezione 2: PLL per HDLC, 322
Sezione 3: PLL per accettazione del jitter, 329
Sezione 4: PLL con filtro sequenziale (Yamamoto-Mori), 336
Sezione 5: Dejitteratore (PLL tempovariante a doppio anello), 349
Sezione 6: Master Clock, 377

Appendice, 395
1. Definizioni
2. FM Detector
3. Diagramma di Bode con filtro ad un polo
4. Teoria dello Zero-Crossing ADPLL

Glossario, 403
Bibliografia, 409
Indice Analitico, 413