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VHDL Progetto di sistemi digitali - seconda edizione
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| Editore | Pearson Education Italia |
| Autore | Zwolinski Mark |
| Titolo originale | Digital system design with VHDL - second edition |
| Editore originale | Pearson Education |
| Pagine | 382 |
| Volumi | 1 |
| Livello | Intermedio-Avanzato |
| Lingua | Italiano |
| Data pubblicazione | 09 - 2007 |
| ISBN | 8871924311 |
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| Prezzo di copertina |
| Euro 35,00 |
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Prefazione all’edizione italiana
Prefazione
Capitolo 1 Introduzione
1.1. Progettazione di circuiti digitali avanzati
1.1.1 Progettazione automatica
1.1.2 Porte logiche
1.1.3 ASIC e FPGA
1.1.4 Flusso di progettazione
1.2 Tecnologia CMOS
1.3 Logica programmabile
1.4 Proprietà elettriche
1.4.1 Margini al rumore
1.4.2 Fan-out
1.5 Riepilogo
1.6 Approfondimenti
1.7 Esercizi
Capitolo 2 Progettazione di sistemi logici combinatori
2.1 Algebra booleana
2.1.1 Livelli logici
2.1.2 Operatori logici
2.1.3 Tabelle di verità
2.1.4 Regole dell’algebra booleana
2.1.5 Regole di De Morgan
2.1.6 Teorema di espansione di Shannon
2.2 Porte logiche
2.3 Progettazione di sistemi combinatori
2.3.1 Minimizzazione logica
2.3.2 Mappe di Karnaugh
2.4 Temporizzazione
2.5 Codici numerici
2.5.1 Interi
2.5.2 Numeri a virgola fissa
2.5.3 Numeri a virgola mobile
2.5.4 Caratteri alfanumerici
2.5.5 Codice Gray
2.5.6 Bit di parità
2.6 Riepilogo
2.7 Approfondimenti
2.8 Esercizi
Capitolo 3 Modelli VHDL delle porte logiche nei sistemi combinatori
3.1 Istruzioni entity e architetture
3.2 Identificatori, spazi e commenti
3.3 Netlist
3.4 Assegnazione dei segnali
3.5 Il comando generic
3.6 Ingressi costanti e uscite non connesse
3.7 Testbench
3.8 Configurazioni
3.9 Riepilogo
3.10 Approfondimenti
3.11 Esercizi
Capitolo 4 Blocchi combinatori fondamentale
4.1 Buffer tri-state
4.1.1 Logica a più valori
4.1.2 Il pacchetto standard logic
4.1.3 La struttura when... else
4.2 Decodificatori
4.2.1 Decodificatori 2-a-4
4.2.2 La struttura with...select
4.2.3 Decodificatore n-a-2”- non operatore shift
4.3 Multiplexer
4.3.1 Multiplexer 4-a-1
4.4 Codificatori a priorità
4.4.1 Condizioni don’t care
4.4.2 VHDL sequenziale
4.5 Sommatori
4.5.1 Modello funzionale
4.5.2 Sommatore ripple-carry
4.6 Controllori di parità
4.6.1 Attributi
4.7 Verifica di circuiti combinatori
4.8 Riepilogo
4.9 Approfondimenti
4.10 Esercizi
Capitolo 5 Progettazione di sistemi logici sequenziali
5.1 Sistemi sequenziali sincroni
5.2 Modelli di sistemi sequenziali sincroni
5.2.1 Macchine di Moore e Mealy
5.2.2 Registri di stato
5.2.3 Contatore a 3 bit
5.3 Macchine a stati algoritmiche
5.4 Sintesi a partire dal grafo di una macchina algoritmica
5.4.1 Implementazione fisica
5.4.2 Assegnazione degli stati
5.4.3 Minimizzazione degli stati
5.5 Macchine a stati descritte con VHDL
5.5.1 Un primo esempio
5.5.2 Un circuito di parità sequenziale
5.5.3 Distributore di bevande
5.5.4 Memorizzazione di eventi
5.6 Verifica di macchine a stati
5.6.1 Generazione del segnale di clock
5.6.2 Reset e altri segnali deterministici
5.6.3 Ingressi sincroni
5.6.4 Controllo della risposta del sistema
5.7 Riepilogo
5.8 Approfondimenti
5.9 Esercizi
Capitolo 6 Modelli VHDL di circuiti logici sequenziali
6.1 Latch
6.1.1.1 Latch SR
6.1.1.2 Latch D
6.2 Flip-flop
6.2.1 Flip-flop D edge-triggered
6.2.2 Set e reset asincroni
6.2.3 Rising_edge e falling_edge
6.2.4 Set, reset e abilitazione sincrona
6.2.5 Verifiche logiche e di tempistica
6.3 Flip-flop di tipo JK e di tipo T
6.4 Registri e registri a scorrimento
6.4.1 Registri a più bit
6.4.2 Registri a scorrimento
6.5 Contatori
6.5.1 Contatore binario
6.5.2 Contatore Johnson
6.5.3 Registro a scorrimento con retroazione lineare
6.6 Memorie
6.6.1 ROM
6.6.2 RAM statica
6.6.3 RAM dinamica
6.6.4 RAM sincrona
6.7 Moltiplicatore sequenziale
6.7.1 Alias
6.8 Testbench per i blocchi logici sequenziali
6.8.1 Clock asimmetrico
6.8.2 Generatore di impulsi casuali
6.8.3 Verifica delle risposte utilizzando l’istruzione assert
6.9 Riepilogo
6.10 Approfondimenti
6.11 Esercizi
Capitolo 7 Sistemi sequenziali complessi
7.1 Macchine a stati correlate
7.2 Suddivisione tra unità di elaborazione e controllore
7.3 Istruzioni fondamentali di un microprocessore
7.4 Esempio di microprocessore semplificato
7.5 Modello VHDL del microprocessore semplificato
7.6 Riepilogo
7.7 Approfondimenti
7.8 Esercizi
Capitolo 8 Simulazione VHDL
8.1 Simulazione a eventi
8.2 Simulazione di un modello VHDL
8.2.1 Tempo di simulazione
8.2.2 Compilazione ed elaborazione
8.2.3 Ciclo di simulazione VHDL
8.3 Problematiche di modellazione della simulazione
8.4 Operazioni sui file
8.5 Riepilogo
8.6 Approfondimenti
8.7 Esercizi
Capitolo 9 Sintesi con il VHDL
9.1 Sintesi RTL
9.1.1 VHDL non sintetizzabile
9.1.2 Riconoscimento dei flip-flop e dei latch
9.1.3 Logica combinatoria
9.1.4 Riassunto delle regole di sintesi RTL
9.2 Vincoli
9.2.1 Attributi definiti dall’utente
9.2.2 Vincoli di area e di struttura
9.3 Sintesi su FPGA
9.4 Sintesi comportamentale
9.5 Verifica del risultato della sintesi
9.5.1 VITAL e SDF
9.6 Riepilogo
9.7 Approfondimenti
9.8 Esercizi
Capitolo 10 Verifica e collaudo dei circuiti digitali
10.1 Necessità del collaudo
10.2 Modelli d’errore
10.2.1 Modelli d’errore a stuck singolo
10.2.2 Errori nelle PLA
10.3 Generazione di vettori d’ingresso orientati all’errore
10.3.1 Algoritmo del percorso sensibile
10.3.2 Errori non rilevabili
10.3.3 L’algoritmo
10.3.4 PODEM
10.3.5 Riduzione del numero di vettori
10.4 Simulazione d’errore
10.4.1Simulazione d’errore parallela
10.5.2 Simulazione d’errore concorrenziale
10.5 Simulazione d’errore nel VHDL
10.5.1 Iniezione d’errore
10.5.2 Iniezione d’errore trasparente
10.5.3 Simulazione d’errore nel VHDL
10.6 Riepilogo
10.7 Approfondimenti
10.8 Esercizi
Capitolo 11 Progettazione orientata al collaudo
11.1 Incremento della verificabilità di un sistema
11.2 Progettazione strutturalmente orientata al collaudo
11.3 Auto-diagnosi
11.3.1 Esempio
11.3.2 Blocco logico integrato di osservazione
11.4 Boundary sca (IEEE 1149.1)
11.5 Riepilogo
11.6 Approfondimenti
11.7 Esercizi
Capitolo 12 progettazione di sistemi logici asincroni
12.1 Circuiti asincroni
12.2 Analisi di circuiti asincroni
12.2.1 Analisi informale
12.2.2 Analisi formale
12.3 Progettazione di circuiti sequenziali asincroni
12.4 Macchine a stati asincrone11
12.5 Tempi di setup e hold e metastabilità
12.5.1 Ipotesi di modo fondamentale e i circuiti sincroni
12.5.2 Generatore di impulsi casuali
12.5.3 Modellazione in VHDL dei tempi di setup e di hold
12.5.4 Metastabilità
12.6 Riepilogo
12.7 Approfondimenti
12.8 Esercizi
Capitolo 13 Interfaccia con il mondo analogico
13.1 Convertitori digitale-analogico
13.2 Convertitori analogico-digitale
13.3 Il linguaggio VHDL-AMS
13.3.1 Introduzione al VHDL-AMS
13.3.2 Dichiarazioni simultanee
13.3.3 Modellazione di sistemi a segnali misti
13.4 Anelli ad aggancio di fase (PLL)
13.5 Simulatori VHDL-AMS
13.6 Riepilogo
13.7 Approfondimenti
13.8 Esercizi
Appendice A Gli standard VHDL
A.1 Il VHDL e i relativi standard
A.2 Differenze tra 1076-2002 e 1076-1993
A.3 Differenze tra 1076-1993 e 1076-1987
A.4 Il VHDL 200x
Appendice B VERILOG
Appendice C Estensione per le variabili condivise
Bibliografia
Esercizi risolti
Indice analitico
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